采用新的模拟混合信号仿真技术进行全芯片验证
　随着采用新的模拟混合信号仿真技术进行全芯片验证几何尺寸的进一步缩小，不仅芯片上的晶体管数量在增加，芯片上集成的各种功能数量也在迅速增加。对模拟到数字(A/D)混合信号芯片而言，也即意味着芯片的模拟和数字部分之间的交互影响也在不断增加。
　　只包含一个单向A/D功能的芯片可以用独立的A/D仿真流程进行设计和验证。然而在有双向交互或反馈的情况下，这种方法就不够用了。如果不使用混合信号仿真技术，这种设计就不能避免功能设计故障和混合信号连接问题。在出带之前检测出这些设计缺陷，有助于开发人员实现首次流片的成功，这样不仅可免去再次流片的成本，也能确保产品的及时上市。
　　采用自顶向下(top-down)的设计方法可以高效地实现设计阶段的仿真。许多全球领先的设计中心采用的就是自顶向下的方法，或者至少采用部分这样的设计风格，同时结合知识产权的复用。
　　虽然自顶向下方法得到了很好地开发和支持，但对全芯片验证来说不是这样。作为出带前最后一步仿真步骤的最终验证，大多数时候仍是作为独立的一个阶段。
　　最常见的实用方法是验证用Verilog或VHDL描述的数字设计部分，并将数字伪模用于模拟模块。该流程的缺点是需要一个创建数字伪模的特殊步骤。另外一种实用方法是使用快速Spice晶体管仿真器，但对于非常大型的混合信号芯片来说，即使是最先进的快速Spice仿真器其速度和容量也无法满足全芯片晶体管级验证的要求。
　　独立于混合信号全芯片自顶向下设计阶段的验证解决方案不是很实用。需要分割或完全重写混合信号测试平台，还需要生成测试向量。这样做不仅工作量大，而且连接故障很有可能漏检，从而否定了做全芯片验证的主要理由。
　　克服上述限制的关键是仿真技术。先进的仿真技术应能并行仿真用Verilog-AMS和VHDL-AMS编写的大规模晶体管级模块和模型。自顶向下设计阶段使用的语言也是这种语言。因此需要采用新的模拟混合信号(AMS)仿真技术，这种技术应融合了快速Spice模拟引擎和能够仿真晶体管的高性能数字引擎，并支持标准的AMS语言和标准数字语言。
　　高效使用多级AMS验证，能够帮助设计师创建合适的验证计划，定义多种设计配置和相关的仿真测试。每种配置对被测功能的关键路径采用晶体管级描述，而设计的其它模块被切换到高级行为模型。
　　因为有等效行为语言的支持，因此不需要专门为这一验证过程创建行为模型。在自顶向下设计阶段编写的行为模型可以被直接复用，不需要额外的表征步骤。
　　该方法允许对整个芯片进行详细的AMS验证，所需的验证设置时间很少。因此它能顺利地连接设计与验证过程，并能在验证阶段复用行为模型和测试平台。