, 封装电设计电设计的必要性 通常情况下: 封装几何尺寸远大于芯片及片上布线的几何尺寸, 对电性能的限制主要来自芯片. 当:① 高密度封装,封装尺寸可与芯片布线尺寸 相比拟时; ② ③ 芯片上器件的工作频率f足够高时; 电路噪声容限很小时, 封装电参数有可能限制某些器件的电参数, 这时,必须进行封装电设计,如PGA,BGA, 微波器件外壳等. 1 2 电设计内容: 直流,高压 三种情况 低速传输系统 高速传输系统 引线电阻 1. 对于直流,高压 线间或导体间的绝缘电阻Rs;信号线/电源线/串联电阻:1~0.002Ω; 介质层间击穿电压; 要求 Rs≥108～1011Ω 线间漏电流 高输入阻抗运放的差模输入RID≥1012Ω, 要求Rs≥1013Ω Is=ΔV / Rs Rs=107Ω 则IS=200nA >> CF741运放的输入偏置(或失调)电流IIB=20nA. Rs小的原因: 绝缘原材料不纯,环境或操作沾污,导体材料的扩展,扩散与挥发, 设计的间距与工艺,材料条件不符. 低电源电压,大驱动电流,低内阻器件 RL 降低RL的方法: 多引线并联,分流;Rent定律;多导通孔 多引线 并联 如相邻线间电位差 ΔV=2V 材料上,低阻材料: 塑封: Cu框架,Cu-Fe 合金代替42# 合金 C194 2.54×10-6Ωcm, 58×10-6Ωcm 金属外壳:4J50 包Cu 引线 4J29 陶瓷外壳(基板):低阻浆料: Mo 浆料 Cu条带 0.32 0.22 Ω/cm RL 0.10 0.075 mm 线宽 LW 4 3 2. 低速传输系统 "低速"——可用集中寄生参数R,C,L模拟的系统. 3. 两分离器件(驱动器—接收器)间的信号传输延迟 半信号摆幅点的信号传输延迟时间 t50d=0.69(Rod+Rp)CTOT Rod驱动器输出电阻, Rp 封装上有关信号总的串联通路电阻, ① 引线的信号传输延时间tpd tpd=l / v = l ε /C l(m)信号线长度, v(m/s)信号传输速度, C(m/s)光速, ε周围材料的介电常数 要求tpd << tc(系统信号周期时间),由上式可知,若要求tpd小, 就应设计选取较短的 l 和较小的ε. 表3-1 材料 ε(0.1MHz) CTOT=∑CLM+∑CLB+∑CV+∑CC CLM 模块引线电容,CLB CV PCB上的印制线电容, 常用封装材料的介电常数 Al2O3(96%) BeO AlN 9.0 6.4 8.8 玻璃瓷 3.9～7.5 环氧树脂 4.2 5 有关通孔电容, CC芯片的输入/输出电容 ,Rp 小,CTOT 小 要求 t50d << tc,就要求 Rod 小 (几种典型布线的阻抗计算公式见图3-2) 6 1 几种典型布线和其阻抗计算公式 3. 高速传输系统 "高速"传输延迟需用分布参数来模拟,需考虑三类噪声干扰: 信号反射噪声 线间耦合或串扰噪声 同步开关或ΔI 噪声 图3-2 几种典型布线和其阻抗计算公式 7 8 ① 反射噪声 由于驱动器和接收器之间阻抗失配引起信号反射,往复反射 引起振铃现象. 造成:电路速度下降或电路工作失常. 防止反射: 要求信号线长度 l<C/(v0 ε ) 其中临界频率 失配. 电路速度越高:信号上升,下降时间tr ,tf 越小,v0大,要 求ε和1小. 9 ② 同步开关或ΔI 噪声 尤其在数字电路中,输出缓冲器同时开关一些电路时: 引起的噪声电压为:vn=∑Lgj(dij/dt) j 引线越长,引线电感Lg越大 电流变化越快 vn越大 v0=0.35/tr 或 tf 较大的封装有较长的引线和通孔互连,就会有较大的减小vn的设计:采用铜合金线(μ小),短而宽的引线, 多地线等 10 ③ 耦合(串扰,交叉干扰)噪声 近距离两线间的电磁信号耦合(见图3-3a), 耦合噪声信号vno的大小正比于传输信号vs ,该信号变化速度的大小 及交流 耦合强度. 耦合噪声信号 vino∝ vs ( dv s ) (CmLm) dt 其中,Cm为线间耦合电容, Lm为线间互感.对于引线 间距窄,较大的高速信号,vino就大. 减小vino的设计: 尽量减少平行信号线, 信号线尽量靠近地或电源平面 εA ) 使用ε较小的材料 (Cm∝ W (A为面积,W为线间距) 11 12 2 四, 封装热设计 1. 器件内热阻RT-JC:器件从发热结到外壳的热阻 降低器件内热阻,可降低使用时最高工作结温Tjm或 增大器件最大耗散功率Pcm. 器件内热阻: Si RT JC = T j Tc pc RT-JC=RT-芯片+RT-粘接层+RT-封装图3-3 高频系统中的噪声外壳 (a). 相邻引线间串扰或交叉干扰; (b). 当输出缓冲器同时开关时的同步开关噪声ΔIn. 13 14 ① 工作结温与热阻关系:Tj=RT-JCPc+TC ③ 三层结构器件的热阻: RT-JC=RT-芯片+RT-粘接层+RT-外壳 通常在一维稳态传导传热时 RT=d / kS 热阻与平行热流的材料厚度d成正比, 与垂直热流的材料面积S和有关材料的热导率k成反比. 对于大功耗封装的设计,要求材料的厚度薄,面积大, 热导率高.材料层间(芯片粘接层等)的气孔和不浸润 处少. 在同样TC,PC下, 热阻越大,Tj就越大,可靠性越差: 器件失效前平均工作时间:MTBF∝exp(E/kT;) 对于Si器件: Tj下降10～12℃ MTBF就可增加约一倍 ② 最大功耗与热阻关系:Pcm=(Tjm-TC)/ RT-JC 在同样的(Tjm-TC)下,热阻越小,Pcm就越大. 15 16 表3-2 材料 k(W/mK) (20℃) 封装常用金属热导率可伐 42合金 16.7 14.7 钢 58.6 无氧铜 391 钨10%铜 230 钨15%铜 CA194 CA195 255 261.5 196.7 表3-3 材料 k(W/mK) 封装常用陶瓷等材料热导率 Al2O3 90～92% 96% 16.7 20.9 99% 25.1 BeO 玻璃瓷 99.5% 251.0 AlN 金刚石 模塑料 0.5～2.6 4.2 170～230 660～1000 2. 封装热阻 RT-外壳 封装热阻与芯片及其粘接情况有关,因为封装的有效散 热面积与芯片粘接情况有关,外壳厂给出的外壳热阻是在给 定的芯片及其粘接情况下的. RT-外壳=RT-JC-(RT-芯片+RT-粘接层) 有国家标准和SEMI标准.使用标准测试芯片,固定粘片 工艺和"使用"情况. 同样的外壳,芯片不同,芯片粘接情况不同,使用情况 不同,会呈现不同的封装热阻. RT = d / kS 芯片的面积不同,芯片粘接情况不同,外壳的有效散热 面积也不同,RT也不同,即外壳实际热阻与器件厂的使用情 况也有关! 18 17 3 集成电路安装后的散热和热阻 3. 器件使用时的实际器件热阻还与器件使用 情况有关. 器件的结到环境热阻,即器件外热阻: RT-JA=RT-JC+RT外壳-热沉+RT-热沉+RT热沉-环境 后面三项由器件使用情况决定,它们都会 影响器件结到环境的热阻. (a) 塑料封装(插入式安装) (b) 带散热器的陶瓷封装(表面安装) ① IC的热传输 图3-4 使用时的集成电路热耗散 19 20 ① 使用时IC的热阻器件结温 RT JA = TJ T A PH 器件壳温 器件功耗 PCB 温度 = RT JC + = RT JC + 环境温度 RT CA RT CB RT CA TBA + RT CA + RT CB RT CA + RT CB PH RT CA TBA RT CB + RT CA + RT CB PH 图3-5 使用时集成电路的等效热阻 21 22 ② 材料,风速对器件热阻的影响 对于图3-4(b)中那种有主导热通道的封装, 外壳热量的绝大部分均由封装上散热器直接背对 印制板向外散去, 这时RT-CB>>RT-CA,TBA也较小, 上式可近似简化为: RT-JA≈RT-JC+RT-CA 图3-6 PLCC68L/84L的热阻与封装材料和风速的关 23 24 4 表13-4 某些塑料封装的电,热特性 图3-7 热阻与框架材料,模塑料 热导率的关系(PDIP-16L) 图3-8 风速,热沉对热阻的影响 (CLCC-68L) 由上述可知, 选择Cu Olin 194框架料和高热导率模塑料都可使热阻 (RT-JA) 下降1 / 2 ～ 1 / 3! 25 26 水冷板 内部充氦 外部水冷 4. 封装热设计的常用方法是有限元法 一般通过:结构改进,材料选择,工艺改进, 弹簧 He贮藏腔 密封环 芯片 活塞 陶瓷基板 正确使用等来改进封装热性能 图3-9 IBM公司的热导模块 27 28 基座 芯片 芯片 焊层 T= 18.3 ℃ 粘接层纵向温度 下降率 29 18.3 = 0.366 ℃/m 50 30 5 底面温度梯度 ΔT 7 5 .2 6 0 .5 = ≈ 2 1 ℃ / mm ΔX 0.7 7 5 .2 6 1 .6 ≈ 2 7 ℃ / mm 0 .5 32 31 五,封装的热-力设计 1. 封装热-力设计的必要性 由于封装越来越薄,引线越来越细,芯片越来越大, 以及倒装芯片,BGA等的出现, 封装的热-力学设计也越来越重要. 外壳漏气 通常封装是多层结构, 多层材料的性质:α,E,k等不同:Δα,ΔE 各层材料的形状不同: ΔL 各处的温度分布和变化不同: ΔT 封装热应力的种类: 封装内部的热应力 封装与PCB等安装基板间的热应力 外壳制造时留下的残余应力(原生应力),温度变化ΔT大,次数少; 使用时引入的诱生应力:热疲劳失效等:ΔT小,次数多,反复承受. 热 热应力 形变: 外壳破损,外引线断裂 芯片破裂 内引线断裂 芯片脱落或热阻增大等 反复多次,造成器件失效 33 34 如BGA,倒装焊,焊球的颈部开裂 PLCC的L(翼)形引线的开裂 2. 封装所受的热-力效应 封装受三种类型的热应力 封装体内各部件所受热应力 塑料SMT安装时的潮气+突发加高温——爆裂(爆米花效应) 封装引出端所受热应力金属,陶瓷外壳的开裂,拱曲过高等. 因水气受热所引起的热应力 35 36 6 封装体内各部件所受热应力: ① 相邻两刚体间的热应力 E t3 Et3 L (α1 α 2 ) ΔT 1 1 + 2 2 1 γ1 1 γ 2 F= 2 3 E t 3 1 γ 1 1 γ 2 t +t E t + 12 1 2 1 1 + 2 2 E2t2 2 1 γ 1 1 γ 2 E1t1 上下两层的应力分布分别为: σ1 = σ F + σ M1 = E1 F Z Lt1 r (1 γ 1 ) F E2 Z Lt2 r (1 γ 2 ) 中心层弯曲半径 r: σ 2 = σ F + σ M 2 = + F 图3-10 相邻材料间的热应力 t +t 12 1 2 1 2 = r Et3 Et3 L 1 1 + 2 2 1 γ1 1 γ 2 其中Z为垂直方向座标值. 其中L,α,E,t,γ分别为材料的长度,热膨胀系数, 杨氏模量,厚度,泊松比,下标1,2分别表示材料1和2. ΔT为封装所经历的温度变化量. 37 38 ② 模塑封装中热应力 模塑料所受的热压应力: σ cr = Ac E c E r (α r α c ) ( Ar E r + Ac Ec ) ΔT ΔT 若考虑Er,αr都是温度的函数,则 σ cc = 硅芯片所受的热压应力: ∫ T Tm Ec σ c c = Ar E r Ec (α c α r ) α r (T ) α c dT 1 + Ac E c / Ar E r (T ) ( Ar E r + Ac Ec ) 要求бCC小,就应该:Δα小,Tm和ΔT小, AcEc >> ArEr . 下标c,r 分别代表芯片和树脂, ΔT表示温度T与模塑温度Tm的差, A(m2)为横截面积, E(GPa)为杨氏模量. 39 40 ③ 芯片粘接软焊料层的热疲劳 Coffin-Manson关系:软焊料的塑性剪切应变(γ)和失效前热 循环次数(Nf,热疲劳寿命)关系: N f γ 2 =C=常数 假定 芯片和封装之间热失配所产生的全部应变都由软焊料 吸收,则根据Coffin - Manson方程,集成电路或晶体管的失效 前热循环次数(间歇工作寿命)Nf可近似表示为: 2 N f = KT γ u φ (T )( 2t / LΔαΔT ) 2 在一定的试验条件和芯片粘接料下,若芯片为正方形,其面积 S=L2/2, Nf ∝ 2t 2 1 S ( Δ α Δ T )2 这表明Nf与芯片焊接层厚度的平方成正比,而与芯片面积成反 比,要使Nf大,必须 在材料设计上:选取焊料的γu大,芯片和封装的Δα小; 在几何尺寸设计上:芯片的面积S要小,焊层的厚度t应大; 在使用和实验条件上:温度变化ΔT要小,最高温度也要小. 式中,KT为与具体试验条件有关的系数; γu为将集成电路判为失效时焊料的极限剪切应变: φ(T)为与试验过程中所经历的最高温度T有关的系数: t为芯片粘接层的平均厚度; L为芯片粘接层最大几何尺寸,一般取芯片对角线长度; Δα为芯片粘接层两边材料的热膨胀系数之差; ΔT为温度循环过程中芯片粘接层所经历的温度变化量, 一般取芯片结温变化量. 41 42 7 ④ 水气受热引起的热应力——爆米花效应 封装材料上所吸附的水气,在回流焊时受瞬间高温 (215℃～260℃)的作用而汽化,产生高压使模塑包封 体炸裂.水 水汽,体积增大1000倍. x/ y 几何尺寸设计上:芯片和芯片粘接区面积要小, 芯片下的模塑料要厚. 材料选择上:对大芯片的薄封装要选用较低E和α(TCE) 的低应力模塑料. 模塑料和芯片,框架粘接性能好的高粘接强 度模塑料. 工艺上:包封前和SMT回流焊前需预烘, 保存过程中要防潮. 二级封装时回流焊温度应尽可能低. 结构上:引线框架上应尽量是去掉尖角. 树脂所受的最大应力为: бmax=k p a h 其中k为比例常数,p为封装内当时T下的蒸汽压, α为芯片粘接区(引线框架上)的较短边长度, h为芯片粘接区下面模塑料的厚度, x,y为与封装类型有关的指数. 由上式可知,要减小这类应力的破坏作用 应该使:p↓,α↓,h↑ 43 44 图3-11 潮气引起的塑料封装开裂 45 8